（原创）同步电路设计注意事项---对菜鸟的一点小提醒

最近小小的了解了下74HC161，收到个任务要求画出能实现两位60进制计数的逻辑图，因为用到了2片74HC161，我们就把组合逻辑的输出作为了第二片的时钟，结果头一检查就发现问题了（懂的人可能已经开始笑话我们了，但是看在我们一群菜鸟的份上吧……）

这里给跟我们一样的菜鸟提个醒：
1.用组合逻辑的输出作为下一级时钟，很容易产生毛刺，使系统产生误动作，所以这是不被允许的。可以让输出连到下一级的使能端
2. 尽量避免采用多个时钟，多用触发器的使能端来解决

大家还有什么意见可以多多分享啊