找回密码
 注册会员
img_loading
智能检测中
更新自动建库工具PCB Footprint Expert 2024.04 Pro / Library Expert 破解版

[基础电路] 逻辑信号的长延时电路图

[复制链接]
admin 发表于 2013-2-20 21:34:46 | 显示全部楼层 |阅读模式

本文包含原理图、PCB、源代码、封装库、中英文PDF等资源

您需要 登录 才可以下载或查看,没有账号?注册会员

×
如果想要使串行输入逻辑信号Vt延时输出,则可以采用如图所示的电路。此电路采用一片RAM和一片二进制计数器,二者采用同一时钟信号CP。在时钟信号前半周期内,计数器内容加1,其输出作为读出数据的地址。在时钟信号后半周期内,新的输入内容Vf写入到同一单元,此信号须经过td=2n+1Tcp时间才被读出,此处Tcp为时钟信号周期。
   
   ET498392010081102521812011060817282411078.jpg
您需要登录后才可以回帖 登录 | 注册会员

*滑块验证:
img_loading
智能检测中
本版积分规则

QQ|手机版|MCU资讯论坛 ( 京ICP备18035221号-2 )|网站地图

GMT+8, 2025-7-25 22:14 , Processed in 0.085045 second(s), 11 queries , Redis On.

Powered by Discuz! X3.5

© 2001-2025 Discuz! Team.

快速回复 返回顶部 返回列表