【求助】PCI板卡叠层分配

请教给各位大侠：[em01]
小弟刚开始用Cadence16.0这个软件，现在要做一个4层的PCI板卡，核心是FT256 1mm栅球FPGA接DDR。
我看不少不少别的板子，TOP和BOT都是介电常数1.0，但是软件不让小于1啊。其他各层都是4.2.
我看有贴说标准厚度是1.6mm。这就是63mil啊！！
我该如何分配各个板层厚度，介电常数，线宽和线距离，从而控制等效阻抗在50至55ohm之间？
（或者可以更大75或者100ohm？请详细说明，最好能带上价格参考，好像8mil一下就要加钱了。）
说白了，我就想知道各层最大能设多厚，层间距能多大，而对参考平面不造成影响。
PS: Pad Designer制作PCI的底层焊盘要设置成盲埋孔,这个软件可真。。。
[此贴子已经被作者于2008-7-25 12:09:02编辑过]