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高速ADC的接口驱动和时钟方案
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高速ADC的接口驱动和时钟方案
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管理员
发表在
FPGA/PLD
2013-6-12 04:38:07
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引言
目前,高速流水线模数转换器的性能已经达到了新的 高度。精度、采样速度和动态性能也被推到了新的极限。 ADC14V155是当前一流性能的转换器之一,与14比特的竞 争产品相比可传送多达57%的全功率带宽。其面临的挑战是 在数据表中给定的参数下如何能保持静态,尤其是动态的性 能。设计师必须非常小心地选择转换器周边器件。本应用注 释讨论了如何通过设计正确的时钟电路和良好的模拟输入网 络,来优化高速流水线ADC的性能,以及如何将ADC的高速 不失真的数据输送到
FPGA
或ASIC上。
一个应用实例为有14位精度以及高达155MSPS采样速率 的ADC14V155。它采用了差分流水线结构,其独特的低抖动 采样保持级提供了1.1 GHz的全功率带宽。这种高输入带宽使 其成为所有类型的通信接收器的极佳选择,特别是对于欠采 样系统。器件可采样高达450 MHz带宽的信号,为系统的规 划提供了灵活性,并可从单载波结构移植到单个ADC能数字 化数个载波的多载波方案。 这种ADC可应用在其它方面,如快速测量和测试仪器。
数据从芯片上的并行LVDS(低压差分信号传输)接口以 DDR(双倍数据速率)格式送出,能以纯净的数据传输到 现代FPGA或ASIC。为了进一步减少噪声和功耗,器件为 输出接口(1.8V)和模拟部分(3.3V)分别提供电源。典 型情况下器件功耗小于1W。在输入频率为70 MHz时,器件 呈现的信噪比为71.7 dBFS,无杂散动态范围(SFDR)为 86.9 dBFS。
点此下载全文PDF资料:
高速ADC的接口驱动和时钟方案.pdf
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