基于CPLD的CCD驱动电路自动增益调整

基于CPLD的CCD驱动电路自动增益调整

赵斌，刘春浩

CCD（Charge Couple Device）是一种电荷藕合式光电转换器件。在物体位移测量系统中,常常以CCD作为位移传感器。当一束曝光器发出的激光照射到被测物体上并发生漫反射时，反射光将经透镜聚焦后成像在CCD上，以使CCD光敏单元感光，从而产生转移电荷。这样CCD驱动电路就会产生一定频率的驱动脉冲以反映物体位移信息，输出的信号为模拟信号。经A/D转换后，便可由后续处理电路采集和运算。
  实际测量工作中，由于工作环境、光照强度或被测物体的不同，会使得照射到被测物体表面的激光束的反射率变化比较大，因此，CCD上成像点的光强就会时强时弱。CCD光敏单元在过强或过弱光线照射下，会产生过饱和或不饱和的电荷，从而使输出的模拟信号不能满足数据采集要求，因而不能真实反映被测物体的位移信息，影响最后计算结果的准确性，而产生了较大的误差。鉴于以上原因，为了能够得到准确的被测物体的位移结果，应使CCD测量系统输出的模拟信号峰值尽量稳定在某一范围内。
  CPLD复杂可编程逻辑器件具有集成度高，体积小，速度快等特点。通过CPLD能够以厂家提供的CAD工具为开发平台，结合原理图编辑与VHDL语言软件编程，以在CPLD中实现数字硬件中的大多数逻辑电路[1]。因此，本文所设计的CCD自动增益系统的核心部分选用CPLD来实现。
  CCD信号的自动增益调整
  CCD传感器输出的模拟信号与入射光光强、帧转移频率有关。其大小随入射光光强的增大而增大，随帧转移频率的增大而减小，因此，通过改变入射光的光强或帧转移频率就可以调整输出的模拟信号峰值。本系统就是采用调节帧转移频率来达到自动增益调整的目的。
  一般情况下，帧转移脉冲由CCD驱动电路输出，其频率大小直接影响CCD传感器的积分时间。帧转移频率越小，传感器积分时间越长，相应地，CCD传感器曝光时间也越长，光敏单元捕捉到的光量也越多。当帧转移频率过小时，光敏单元所产生的光电电荷就会达到过饱和状态，输出的模拟电压峰值将会超过所要求的范围。反之，输出的模拟电压峰值将会低于所要求的范围。因此，可设计一个CCD输出电压峰值的采样、保持电路，再对此峰值进行A/D转换，同时与所要求的范围进行比较。当其超出范围值时，可增大帧转移频率；而当其值低于范围时，则可减小帧转移频率[2]。
  系统整体结构
  这种基于CPLD的CCD自动增益调整驱动电路的整体结构如图1所示，该系统共分为两部分。第一部分为模拟/数字转换电路，该部分采用一个转换精度为8位的A/D转换器来将CCD输出的模拟电压值转换为数字量。第二部分为可自动调整增益的CCD驱动电路，此部分采用CPLD进行配置，可自动完成增益调整及CCD驱动信号的输出，并可为A/D转换器提供转换控制脉冲。
  A/D转换部分
  CCD的输出信号为模拟量，故须经A/D将其转换成数字量，以便CPLD进行处理。在本设计中，A/D转换器采用的AD9048可工作在35MSPS的高速上，由CPLD产生的单位转移脉冲SP可为其提供转换控制脉冲CONVERT。在CONVERT的上升沿到来后，A/D9048对CCD相应象素点上输出的模拟电压值进行采样，并在CONVERT下降沿到来之前输出转换结果，该结果由CPLD寄存并最终得到一帧中CCD输出的模拟电压峰值的大小。
  可自动增益的CCD驱动电路设计
  此电路利用CPLD设计，其内部可划分为四个模块（如图2所示），整个芯片所需的时钟由外部晶振或振荡电路提供。
  第一个分频模块DISPART用于对外部时钟进行一到八倍的分频。第二个模块MUL TIPLEXER是一个多选一模块，由COMPARE控制。第三个模块COMPARE用于对A/D转换的结果进行寄存，并将一帧结束后得到的CCD输出电压峰值与所设定的阈值进行比较，若超出阈值上限则输出结果减一，MULTIPLEXER选出频率较高的一路时钟作为DRIVER的输入时钟脉冲；反之，则对COMPARE的输出结果加一，MULTIPLEXER选出频率较低的一路时钟作为DRIVER的输入时钟脉冲。第四个模块DRIVER用来产生驱动CCD的信号及一位单位转移信号。
  当MULTIPLEXER选出频率较高的一路脉冲作为DRIVER的输入时钟，再由DRIVER产生CCD驱动信号时，驱动信号中的帧转移脉冲SH频率就会增加，从而使CCD传感器的曝光时间变短，CCD输出的模拟电压峰值降低；反之，SH频率减小，曝光时间变长，CCD输出的模拟电压峰值升高。这样，通过以上过程，便可调节CCD模拟电压峰值的范围。
  本设计应用的CCD器件为TCD1201D，采用二相驱动脉冲工作，驱动电路要产生六路工作脉冲，其中五路用作CCD提供工作脉冲，分别为帧转移脉冲SH、电荷转移脉冲T1、T2、复位脉冲RS、补偿脉冲BT；另一路为单元转移脉冲SP。此六路脉冲由CPLD中的DRIVER部分产生，此部分可用硬件描述语言VHDL进行设计。
  产生补偿脉冲BT和单元转移脉冲SP时，由于BT占空比为2：1，因此应对输入的时钟脉冲三分频，低电平占时钟脉冲一个周期，高电平占时钟脉冲两个周期，其具体的程序部分如下：

PROCESS（CLK）

BEGIN

IF（CLK’EVENT AND CLK＝‘1’）THEN

COUNTER1＜＝COUNTER1＋1；

IF COUNTER1＝2 THEN

MBT＜＝‘0’；

COUNTER1＜＝0；

ELSE MBT＜＝‘1’；

END IF；

END IF；

BT＜＝MBT；

SP＜＝MBT AND（NOT MSH2）；

END PROCESS；
  该器件有2048位有效像元，工作时还要有46位哑像元输出，一个扫描周期至少应有2094个像元时钟周期，由于该器件两并行输出，因此,一个帧转移周期内的T1、T2至少分别有1047个脉冲。由于T1、T2的周期相等，方向相反且周期为BT周期的二倍，因此，产生SH、T1、T2的程序进程如下：
  PROCESS（MBT，CLK）

BEGIN

IF （MBTEVENT AND MBT＝‘1’）THEN

MT＜＝NOT MT；

END IF；

IF（CLK’EVENT AND CLK＝‘1’）THEN

T1＜＝MT AND （NOT MSH2）；

T2＜＝（NOT MT）OR MSH2；

END IF；

END PROCESS；

PROCESS（MT）

BEGIN

IF（MT’EVENT AND MT＝‘1’）

THEN

COUNTER2＜＝COUNTER2＋1；

IF COUNTER2＝1100 THEN

COUNTER2＜＝0；

MSH1＜＝‘1’；

MSH2＜＝‘1’；

ELSIF（COUNTER2＜＝3）THEN

MSH1＜＝‘1’；

MSH2＜＝‘1’；

ELSIF（COUNTER2＞3 AND COUNTER2＜＝5）THEN

MSH1＜＝‘0’；

MSH2＜＝‘1’；

ELSE

MSH1＜＝‘0’；

MSH2＜＝‘0’；

END IF；

END IF；

SH＜＝MSH1；

END PROCESS；

产生RS的程序进程如下：

PROCESS（MBT，CLK）

BEGIN

IF（CLK’EVENT AND CLK＝‘0’）THEN

RS＜＝NOT MBT；

NED IF；

END PROCESS；

至此，这样CCD驱动电路的六路信号均产生完毕，可以进行仿真，其结果如图3所示。
  由图3可看出，所产生的驱动信号满足TCD1201D所需驱动时序关系。

DISPART模块是用来对外部时钟进行分频的，可应用VHDL语言描述。其中二、三分频的程序如下：

PROCESS（clk）

BEGIN

IF（clk’EVENT AND clk＝‘1’）THEN

mf1＜＝NOT mf1；

END IF；

f1＜＝mf1；

END PROCESS；

PROCESS（clk）

BEGIN

IF（clk’EVENT AND clk＝‘1’）

THEN

counter2＜＝counter2＋1；

IF counter2＝2 THEN

mf2＜＝‘1’；

counter2＜＝0；

ELSE

mf2＜＝‘0’；

END IF；

END IF；

f2＜＝mf2；

END PROCESS；

其他分频数与之类似，这里不再赘述。

COMPARE模块是用来对A/D的转换结果进行寄存，并在一帧结束后，对得到的电压峰值进行判断以确定其是否在所规定的阈值范围内，从而控制多选一模块MULTIPLEXER。应用VHDL语言描述时，其程序的主要部分如下：

PROCESS（clk）

BEGIN

IF（clk’EVENT AND clk＝‘0’）THEN

IF data＞reg_data THEN

reg_data＜＝data；

END IF；

END IF；

END PROCESS

PROCESS（sh）

BEGIN

IF（sh’EVENT AND sh＝‘1’）

THEN

IF（reg_data＞200）THEN

IF（reg_q（2）OR reg_q（1）OR reg_q（0）＝‘1’ THEN

reg_q＜＝reg_q－1；

END IF；

ELSIF（reg_data＜150）THEN

IF（reg_q（2）AND reg_q（1）

AND reg_q（0）＝‘0’ THEN

  reg_q＜＝reg_q＋1；

END IF；

ELSE reg_q＜＝reg_q；

END IF；

END IF；

q＜＝reg_q；

END PROCESS；
  这里，第一个进程的作用是得到CCD输出电压的峰值，data为A/D转换的结果。第二个进程的作用是判断峰值是否在阈值范围内，以调整输出q，去控制多选一模块选择相应的时钟脉冲来作为DRIVER的输入。
  将设计好的各个模块应用原理图进行连接，然后进行器件选择，本设计选CPLD芯片为EPM7128SLC84－15，然后编译，再进行仿真，即可所得，如图4所示的时序图。
  观察该时序图中可以看到，如CPLD的工作与最初的设计意图相符，即可将程序下载到EPM7128SLC－15芯片中。
  实验结果
  进行电路的原理图设计，制成电路板，与CCD传感器连接。将光束打在一反射物体上，反射光为CCD传感器所接受，然后调节光照强度，利用示波器观察SH，可以看到SH的频率随光强的增大而增大。
  结束语
  本文所设计的带的CCD驱动电路，可集成于一片CPLD芯片中，较过去的由几十片芯片组成的驱动电路，其面积大大减小了，而且带有自动增益调整功能，对频率的选出采用逐次逼近的方式。因此，采用适当的步长，就可以将SH的变化控制在比较合适的范围内，从而使峰值的收敛达到较好的效果。此外，自动增益调整也避免了人工调整的麻烦和误差，提高了精度，降低了劳动强度。