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[求助]ALLEGRO生成网络表遇到的问题

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本文包含原理图、PCB、源代码、封装库、中英文PDF等资源

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各位高手,你们好,小弟今天在用CADENCE生成网络表时出现一个错误,自己苦苦探寻了许久却仍然找不到症结所在,苦闷中我想到了论团,希望各位高手能给与我帮助。

附件中是所用到的原理图和元件库,在DRC检查时没有报错,在生成网络表时出现了一个错误:

#38 DDB_ERROR: Terminating character '=' not found on line 566.

DDB_INFO: File D:\MMS\ALLERGO/pstxnet.dat not loaded.

Error: Line 566 in file D:\MMS\ALLERGO/pstxnet.dat:

Error loading the net list file

Detected in function: ddbLoadPstXFiles

#159 Error [ALG0036] Unable to read logical netlist data.



可是观察PSTNET.DAT文件的566行,并没有发现它缺失“=”,而且NET.DAT文件对设计者应该是屏蔽的啊,我们只需要用它来载入到BRD中,就算对NET.DAT操作,但并没有改变原理图之中的错误啊,更重要的是对于这个报错,我不知道如何解决,希望论坛上有高手能为我解决这个实际的难题,谢谢各位大侠。 oiVAcL4v.rar (102.31 KB, 下载次数: 1)

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