求助：DDR2布线问题

本人最近做了一个六层板，里面包含有两片166M ddr2 芯片，由于项目时间比较紧，做PCB时没有做仿真，现在调试该板时发现DDR无法正常运行，ddr布线如下：线宽5MIL，间距5MIL，时钟、数据、DQS、地址线、控制线严格等长，每组信号线长约2100MIL，时钟差分线等长绕线间距为3w，其余绕线间距为1w.，请问这样布线有什么不对？请路过的同仁指点一下，pcb图受限，无法上传。