[讨论]DDR2-4/6层板(布局布线)问题

DDR2 K4H511638C-UCCC芯片TSOP66封装
4层
布局:重叠型(两片)
走线QS.CLOCK.DQ.DM.control==走等长线.误差0.1mm
数据线长度:35.9-36mm 地址线长度:65.2-65.3mm clock;43.7mm
地址线走星形(利用到VCC层的一部分来走)
VTT用TOP.BOT层来割块.
参考电压分压后用VCC层走1MM粗线.
过孔:2个以内.
工艺:0.127mm线宽.线间距.
问题:很难调试.不稳定.
发板前我没做过仿真.对仿真还都不懂.没接触.而DDR在最近才接触的.

这是我这块板的问题.麻烦有做过的或者对DDR这方面很了解的同仁前辈.帮我分析下:我以上所做的是不是不合理.或者有什么好的改进建议呢.
麻烦啦.谢谢.